基于国产55 nm CMOS (Complementary Metal-Oxide-Semiconductor) 工艺, 设计了一款适合低电磁干扰 (Electromagnetic Interference, EMI) 应用, 峰值效率为92.95%的三模式Buck DC-DC转换器芯片. 在不同负载条件下, 该DC-DC芯片可以在脉冲宽度调制 (Pulse Width Modulation, PWM)、脉冲频率调制 (Pulse Frequency Modulation, PFM) 以及跳脉冲调制 (Pulse Skip Modulation, PSM) 间无缝切换, 优化了效率与纹波表现. 芯片基于扩频调制技术 (Spread-Spectrum Frequency Modulation, SSFM), 通过实现35%频率抖动的扩频调制, 使得Buck转换器的输出电压频谱峰值降低22 dB, 显著抑制了DC-DC转换器产生的电磁干扰.
本文提出了一种自适应二次斜坡补偿的高效率峰值电流模式 (Peak Current Mode, PCM) 的Buck DC-DC芯片, 通过自适应二次斜坡补偿技术, 使该芯片在宽输入电压、宽输出电压、宽负载电流、宽开关频率范围内均能实现不同的自适应斜坡电压, 具有优秀的瞬态响应. 该芯片采用55 nm BCD工艺设计, 核心面积仅为0.186 mm2. 可以在输入电压为3.7~5.0 V, 输出电压为1.5~3.5 V, 最大负载电流为 1.00 A 以及开关频率为 1.0~4.0 MHz的条件下工作, 峰值效率高达96.0%, 输出电流为1.00 A时效率超过93.0%, 在0.03~1.00 A负载电流范围内效率均大于90.0%. 后仿真结果表明, 所提出的补偿方法对不同应用配置均具有良好的适应性.
针对5G和WiFi 6E的无线通信应用场景, 提出了一款基于环形放大器的高能效12位200 MS/s流水线逐次逼近型模数转换器(Pipeline SAR ADC). 针对传统流水线ADC中残差放大器速度慢、功耗高的问题, 设计了一种基于自偏置环形放大器的伪差分开关电容放大器, 采用第二级参考电压减半的方式, 减小系统功耗, 提高整体工作速度. 针对传统栅压自举开关, 进行速度优化和时钟馈通补偿. 提出了一种基于SR-latched的数据寄存器, 提高了SAR ADC逻辑电路的速度. 该ADC采用55 nm CMOS工艺设计, 核心面积为0.182 mm2. 芯片后仿真结果表明: 在27℃下, 电源电压为1.2 V时, 输入信号频率为97.85 MHz时, 信噪失真比(SNDR)为72.93 dB, 功耗为9.28 mW, 品质因数FoMS为173.25 dB.
面向音频领域应用, 提出了一种高精度三阶噪声整形 (NS) 逐次逼近型(SAR)模数转换器(ADC)设计. 针对无源噪声整形电路因增益损失导致噪声整形效果恶化的问题, 设计了一款级联积分前馈型(CIFF)有源噪声整形环路; 为了减小积分电路的非线性对ADC产生影响, 提出了一种主-辅双路高线性度源跟随器结构. 通过该源跟随器将残差电压缓冲在积分电容上, 最终实现了三阶噪声整形效果; 同时为减小由于数模转换器(DAC)失配引起的非线性的影响, 在电路中还采用了电容失配误差整形(MES)技术. 该款ADC采用55 nm CMOS工艺实现, 核心版图面积约为0.25 mm2, 芯片后仿真结果表明: 在40℃, 1.8 V电源电压, 采样频率为8 MS/s, 带宽为125 kHz, 功耗为10.83 mW时, ADC有效位数(ENOB)为15.14 bit, 信噪失真比(SNDR)为92.92 dB, 品质因子 (FoMS) 为163.54 dB.
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