提出了一款采用40 nm 互补金属氧化物半导体 (CMOS) 工艺的28 GHz高功率密度、高增益、单驱动4路Doherty功率放大器, 通过引入基于分布式有源变压器的级间正交功分器来代替传统的正交功分网络, 实现低插入损耗, 有效提高增益和功率密度. 此外, 设计了一款单变压器形式的混合合成网络实现功率合成与负载调制, 并对该网络进行了高功率密度优化设计. 芯片测试结果表明: 在28 GHz时, 该功率放大器的饱和输出功率达22.6 dBm, 1 dB压缩点输出功率为21.2 dBm, 峰值功率附加效率达到20.5%, 在6 dB功率回退时的功率附加效率为14.2%. 当输入100 MHz带宽的64阶正交振幅调制的正交频分复用信号时, 在 –25 dB误差矢量幅度条件下, 该款功率放大器可实现13.5 dBm的平均输出功率和9%的平均功率附加效率; 当信号带宽扩展至400 MHz时, 该功率放大器在相同误差矢量幅度指标下, 仍能维持11.3 dBm的平均输出功率和8%的平均功率附加效率. 芯片核心面积为0.38 mm², 功率密度达到0.48 W/mm².

本文设计了一款可应用于Wi-Fi通信的2.4 GHz硅基、高输出功率、高能效、高线性度开关电容功率放大器(SCPA)数字发射机芯片. 该发射机由数字模块、射频模块两部分构成. 在射频模块中, SCPA采用10 bit分辨率同相正交 (I/Q) 架构, 利用时钟交互技术规避I/Q两路正交信号合成时的交叠损失以提升功率, 并采用交叉4路串联Doherty无源合成网络提升功率及回退效率. 在数字模块中, 通过数字预失真(DPD)处理实现了芯片整体输出线性度的优化. 该芯片采用22 nm 互补金属氧化物半导体(CMOS)工艺设计, 后仿真结果表明: 发射机在2.4 GHz处饱和输出功率为30.44 dBm, 峰值系统效率为47.73%; 在2.5、6、12 dB功率回退时, 系统效率分别为34.73%、37.92%、17.94%. 对于4096-QAM调制信号, 能够实现最终误差矢量幅度(EVM)小于 –38 dB.

微带梳状天线的辐射单元通常以平行微带形式排列, 因其单元间距固定且尺寸较小, 易用于大规模阵列设计, 但梳状阵列的带宽常受限于微带线谐振特性, 线性排列单元间易产生较高的交叉极化电平. 微带栅格阵列天线通过对称型单元排布和耦合设计, 能够实现更平坦的增益、更宽的阻抗带宽. 此外, 通过优化单元布局和馈电网络, 可以有效抑制旁瓣、改善极化纯度并降低传输损耗. 本文提出了一种K波段阵列天线, 集成串馈接收天线与串并馈发射天线于一体, 使用介电常数ε_r=2.2的RO5880材料作为介质基板, 采用切比雪夫分布对各单元进行非均匀激励以设计低旁瓣电平. 天线测试结果表明: 在23.0~24.3 GHz频段内天线整体增益达23.4 dBi, 阵列3 dB增益带宽覆盖23.02~24.08 GHz, 阵列间隔离度在工作频段内低于 –46 dB, 在中心频率23.5 GHz处, E面和H面的副瓣电平均低于 –15 dB, 该天线满足车载雷达、短距离高速率通信和5G基站等密集场景需求.

提出了一款面向第六代Wi-Fi (Wi-Fi 6) 应用的宽带、高功率数字Doherty功率放大器, 基于22 nm CMOS工艺实现了5.125~7.125 GHz频段覆盖. 该功率放大器采用Polar架构, 通过紧凑式全差分宽带正交输入网络, 在2 GHz带宽内实现低于6° 的相位误差, 并结合8 bit相位调制模块, 兼顾高阶调制性能与芯片集成度; 输出端将四分之一波长传输线集成至变压器模型, 构建低插损、小面积的Doherty功率合成网络, 并结合8 bit幅度调制模块实现瓦特级输出. 此外, 功率放大器通过融合Doherty负载调制与Class-G技术, 优化了6 dB和12 dB两个功率状态下的回退效率. 后仿真结果表明: 饱和输出功率为29 dBm, 峰值效率为23%, 6 dB和12 dB的回退效率分别为22%和13%; 在80 MHz带宽、256-QAM调制信号下, 误差矢量幅度 (EVM) 为 –30 dB时, 平均输出功率达21 dBm, 满足Wi-Fi 6系统对宽带、高效率及高线性度的综合需求.

本文设计了一款基于40 nm CMOS工艺, 应用于5G FR2 (Frequency Range 2)频段的宽带低噪声放大器(LNA). 该放大器采用三级差分共源共栅结构, 结合反相双耦合增益增强技术, 在实现宽带输入匹配的同时显著提高增益. 通过采用电感反馈共栅短接技术, 最大稳定增益(MSG)提升了5.46 dB, 输出1 dB压缩点优化了9.95 dB. 基于混合级间宽带匹配网络, 使用跨阻峰平坦错峰方法, 实现了12 GHz的宽带性能. 芯片后仿真结果表明, LNA的峰值增益达到13.5 dB, 3 dB带宽覆盖23.7~35.8 GHz, 分数带宽为41%, 最小噪声系数为5.74 dB, 输入1 dB压缩点 (IP1dB) 为 –11.8 dBm.

提出了一种20~25 GHz低噪声放大器, 该放大器采用基于变压器的改进型多路径噪声抵消(IMNC)结构. 所提出的IMNC方法解决了传统双路径噪声抵消(DPNC)技术的关键局限性. DPNC技术使用共源(CS)级和共栅(CG)级来相互抵消噪声, 但是并不能完全消除CG级的噪声. 尽管增加CG晶体管的跨导可以改善CS级的噪声消除, 但它引入了功耗和噪声性能之间的权衡. 为了克服这些限制, IMNC架构引入了一个无源网络, 即3圈堆叠变压器, 使得CG级增益提高, 在不增加功耗的情况下改善了CS级的噪声抵消效果. 该变压器还构建了一个额外的噪声传输路径, 使部分CG级噪声能够实现自抵消. 与传统的DPNC方法相比, 这些改进带来了更好的噪声性能和功率效率. 本文采用40 nm 互补金属氧化物半导体(Complementary Metal Oxide Semiconductor, CMOS)工艺制造, 峰值增益为14.5 dB, 3 dB带宽为5.1 GHz(在20~25 GHz频段), 最小噪声系数(Noise Figure, NF)为2.0 dB, 功耗为22.4 mW, 核心面积为0.16 mm².

本文研究了一款70.3~86.6 GHz的低噪声放大器 (Low-Noise Amplifier, LNA), 可同时应用于E波段通信和77 GHz汽车雷达. LNA采用三级差分结构, 降低共模噪声带来的不利影响. 输入级采用基于源栅耦合变压器的噪声抵消技术及等效跨导增强技术, 在降低噪声的同时提高增益, 结合单端转差分巴伦, 实现输入阻抗匹配和最优噪声匹配. 中间级采用带有中和电容的共源结构, 提高稳定性和增益. 输出级采用共源共栅结构, 通过共栅短接技术提高增益, 采用双中和电容技术抑制寄生效应, 提高稳定性与增益, 同时在共栅管源极和共源管漏极之间加入电感, 抑制寄生效应, 拓展截止频率. 芯片仿真结果表明: 该款低噪声放大器最高增益为22.54 dB, 3 dB带宽为70.3~86.6 GHz, 工作频段内最小噪声系数为5.48 dB, 且频段内噪声波动小于0.69 dB, 输入和输出反射系数均小于–8.5 dB, 输入1 dB增益压缩点(IP1dB)为–16.39 dBm.

基于国产55 nm CMOS (Complementary Metal-Oxide-Semiconductor) 工艺, 设计了一款适合低电磁干扰 (Electromagnetic Interference, EMI) 应用, 峰值效率为92.95%的三模式Buck DC-DC转换器芯片. 在不同负载条件下, 该DC-DC芯片可以在脉冲宽度调制 (Pulse Width Modulation, PWM)、脉冲频率调制 (Pulse Frequency Modulation, PFM) 以及跳脉冲调制 (Pulse Skip Modulation, PSM) 间无缝切换, 优化了效率与纹波表现. 芯片基于扩频调制技术 (Spread-Spectrum Frequency Modulation, SSFM), 通过实现35%频率抖动的扩频调制, 使得Buck转换器的输出电压频谱峰值降低22 dB, 显著抑制了DC-DC转换器产生的电磁干扰.

本文提出了一种自适应二次斜坡补偿的高效率峰值电流模式 (Peak Current Mode, PCM) 的Buck DC-DC芯片, 通过自适应二次斜坡补偿技术, 使该芯片在宽输入电压、宽输出电压、宽负载电流、宽开关频率范围内均能实现不同的自适应斜坡电压, 具有优秀的瞬态响应. 该芯片采用55 nm BCD工艺设计, 核心面积仅为0.186 mm². 可以在输入电压为3.7~5.0 V, 输出电压为1.5~3.5 V, 最大负载电流为 1.00 A 以及开关频率为 1.0~4.0 MHz的条件下工作, 峰值效率高达96.0%, 输出电流为1.00 A时效率超过93.0%, 在0.03~1.00 A负载电流范围内效率均大于90.0%. 后仿真结果表明, 所提出的补偿方法对不同应用配置均具有良好的适应性.

针对5G和WiFi 6E的无线通信应用场景, 提出了一款基于环形放大器的高能效12位200 MS/s流水线逐次逼近型模数转换器(Pipeline SAR ADC). 针对传统流水线ADC中残差放大器速度慢、功耗高的问题, 设计了一种基于自偏置环形放大器的伪差分开关电容放大器, 采用第二级参考电压减半的方式, 减小系统功耗, 提高整体工作速度. 针对传统栅压自举开关, 进行速度优化和时钟馈通补偿. 提出了一种基于SR-latched的数据寄存器, 提高了SAR ADC逻辑电路的速度. 该ADC采用55 nm CMOS工艺设计, 核心面积为0.182 mm². 芯片后仿真结果表明: 在27℃下, 电源电压为1.2 V时, 输入信号频率为97.85 MHz时, 信噪失真比(SNDR)为72.93 dB, 功耗为9.28 mW, 品质因数FoM_S为173.25 dB.

面向音频领域应用, 提出了一种高精度三阶噪声整形 (NS) 逐次逼近型(SAR)模数转换器(ADC)设计. 针对无源噪声整形电路因增益损失导致噪声整形效果恶化的问题, 设计了一款级联积分前馈型(CIFF)有源噪声整形环路; 为了减小积分电路的非线性对ADC产生影响, 提出了一种主-辅双路高线性度源跟随器结构. 通过该源跟随器将残差电压缓冲在积分电容上, 最终实现了三阶噪声整形效果; 同时为减小由于数模转换器(DAC)失配引起的非线性的影响, 在电路中还采用了电容失配误差整形(MES)技术. 该款ADC采用55 nm CMOS工艺实现, 核心版图面积约为0.25 mm², 芯片后仿真结果表明: 在40℃, 1.8 V电源电压, 采样频率为8 MS/s, 带宽为125 kHz, 功耗为10.83 mW时, ADC有效位数(ENOB)为15.14 bit, 信噪失真比(SNDR)为92.92 dB, 品质因子 (FoM_S) 为163.54 dB.

本文提出了一种多普勒辅助调频连续波 (FMCW) 雷达, 该雷达兼具FMCW的精确距离分辨能力和多普勒雷达的高灵敏度, 可满足室内场景的多功能应用需求. 论文对关键接收模块 (包括低噪声放大器、混频器、本地振荡器放大器和模拟基带电路) 产生的低频噪声贡献进行了全面分析. 提出了一种“射频+本振+基带”联合噪声系数改进方法, 以有效抑制低频噪声. 为了最大限度地减少基于电荷泵的分数N锁相环中的调频误差, 采用了一种嵌套型锁相环架构及协同优化的环路参数选择方法, 显著提高了啁啾线性度. 该多普勒辅助FMCW雷达采用55 nm 互补金属氧化物半导体工艺制造, 在10 Hz和1 kHz频率下, 分别实现了32 dB和12 dB的噪声系数, 并在3.52 GHz的啁啾带宽内, 实现了0.0039%的啁啾线性度, 从而实现最大检测距离为19.41 m和距离分辨率为4.7 cm. 该雷达芯片面积为12.7 mm², 在3.3 V电源电压下, FMCW模式功耗为594 mW, 多普勒模式功耗为432 mW.

实现了一款适用于77 GHz频段毫米波汽车雷达收发机的高动态范围、增益精细化调控模拟基带电路 (ABB). 为了适应汽车雷达从近距离 (15 m) 到远距离 (250 m) 的探测距离, 采用Butterworth滤波器在400 kHz至20 MHz信号带宽内实现10~57 dB的增益连续可调, 并提出增益精细化控制策略, 以2.5 dB/step进行增益调节, 将输出信号幅值精确稳定在460~740 mV. 采用反馈式直流失调 (DC offset) 消除环路, 有效抑制环路中的DC offset. 数模混合型反馈式自动增益控制 (AGC) 确保信号幅值快速变化时, 其稳定时间在160 μs内. 在输出级设计上, 实现高线性度源跟随器, 在保证信号低失真传输的同时, 增强ABB的输出驱动能力. 测试结果表明: 2.5 V电源电压下, 模拟基带可实现在400 kHz至20 MHz全工作频段下, 10~57 dB的宽范围自动增益调谐. 最高档位增益下, 电路在400 kHz和20 MHz处的噪声系数分别为42.4 dB和33.1 dB.

调频连续波 (FMCW) 毫米波雷达因其高分辨率、强穿透能力与低功耗特性, 在自动驾驶、安防监控等领域广泛应用. 然而, 传统的基于二维快速傅里叶变换 (2D-FFT) 的目标检测方法在处理大规模中频数据时, 计算复杂度高、耗时长, 难以满足毫秒级实时性需求. 针对上述问题, 本文提出一种基于Lanczos压缩的恒虚警检测加速方法, 并部署在FPGA (Field Programmable Gate Array)上. 该方法通过Krylov子空间投影逼近主成分向量, 能够实现从$ O\left(NM\mathrm{log}(NM\right)) $到$ O\left(NM\right) $的复杂度下降. 算法在主成分投影后采用一维CFAR (Constant False Alarm Rate)获取候选点, 并结合精简的二维CFAR窗口进行目标确认, 能有效降低运算量并保持检测精度. 在Xilinx XC7Z020CLG400 FPGA平台上的实测结果表明, 该方案在处理256×512矩阵时耗时为0.36 ms, 平均功耗仅0.76 W. 在公开数据集与模拟多目标场景下, 系统实现了0.48%的平均虚警率和2.93%的漏检率, 验证了所提方法的高精度、低耗时和高能效特性. 该研究为毫米波雷达实时目标检测提供了一种高性能、低功耗的硬件实现方案, 具有广阔的工程应用前景.

提出了一种应用于调频连续波 (FMCW) 雷达处理系统的全维度数据压缩方法及其硬件实现方案. 随着FMCW雷达在测量精度与分辨能力方面的需求不断提升, 系统所产生的数据量急剧增长, 对数据传输带宽与存储资源造成了显著压力. 为应对这一挑战, 本文设计了一种基于k阶指数哥伦布编码 (EGE) 的雷达数据压缩算法. 该算法首先利用指数哥伦布编码对原始数据进行预压缩, 以降低数据的统计冗余; 随后采用自适应有效位截断策略, 对预压缩后的数据进一步处理, 实现位宽对齐与压缩优化. 该方法适用于FMCW雷达系统中的全维度数据格式, 具备良好的适应性与较高的压缩效率, 能够满足实时数据处理的要求, 并且结构简单、易于硬件实现. 实验结果表明, 所提出的压缩算法可实现存储消耗降低50%以上, 在基本保持数据质量的前提下, 显著提升了系统的数据处理效率与传输能力, 具有良好的工程应用前景.

随着公共安全形势的日益复杂化, 室内安检对成像精度与实时性的需求持续提升. 传统的X射线及毫米波成像系统在安全性、分辨率及抗干扰能力方面存在不足, 近场合成孔径雷达凭借高分辨率与非接触优势成为重要发展方向. 后向投影算法虽然可实现精确聚焦, 但是散斑噪声显著影响图像质量, 限制其在工程领域的应用. 针对这一问题, 本文提出了一种面向后向投影成像的快速滤波策略及硬件化方案. 在算法层面, 通过积分图像快速计算局部统计量, 并结合自适应γ滤波建模, 实现高效散斑抑制, 同时清晰保留图像的边缘细节信息; 在硬件层面, 采用图像分块、多单元并行复用及流水线架构, 加速滤波运算并降低延时, 同时通过邻域扩展解决分块边缘失真问题. 实验表明, 该方法在300×300孔径数据场景下将滤波时间由600.78 ms缩短至6.67 ms, 等效视数由5.19提升至11.47, 边缘结构偏差由0.19降至0.13, 峰值信噪比达到39.27 dB, 显著优于传统的Lee滤波或者Kuan滤波. 硬件实现结果表明, 该架构在资源利用率和实时性方面均具优势, 验证了其在高效、可扩展的室内合成孔径雷达成像滤波中的实用性, 为新一代室内安检系统提供了可靠的技术支撑.

合成孔径雷达在近场高分辨率成像领域具有广泛应用前景, 尤其在自动驾驶、工业无损检测及安防安检等场景中展现出独特优势. 然而, 传统高分辨率合成孔径雷达 (SAR) 成像依赖大点数二维快速傅里叶变换 (FFT) (如1024×1024), 导致计算复杂度高, 内存带宽需求大, 难以在资源受限的嵌入式平台 (如FPGA或SoC) 上实现实时处理. 针对这一挑战, 本文提出了一种低复杂度毫米波SAR成像算法, 并给出了其FPGA实现方案. 该方案首先将前端距离维与方位维FFT点数由1024降至512, 显著降低计算负载; 随后在频域对匹配滤波结果进行中心对齐零填充, 实现无乘法开销的图像上采样; 最后引入三点抛物线距向亚bin补偿技术, 补偿因降维引入的栅格失配误差. 为验证所提方法的有效性, 基于TI的 AWR1843毫米波雷达芯片, 搭建了一套完整的近场SAR数据采集系统, 涵盖雷达控制、机械扫描、数据采集与传输等模块, 并在真实金属目标上开展成像实验. 实验结果表明, 与1024×1024全分辨率基准方法相比, 本文方法在FPGA实现中可将DSP48资源消耗降低55.9%, DDR带宽需求减少50%; 同时在相同像素网格下实现高度一致的视觉效果与结构相似性, 峰值旁瓣比 (PSLR) 退化小于0.25 dB, 结构相似性 (SSIM) 达0.96. 本工作为资源受限平台上的高性能毫米波SAR成像提供了可行的工程解决方案.

随着集成电路工艺逐步进入后摩尔时代, 单纯依赖晶体管尺寸微缩所带来的性能与能效提升已难以持续, 能效问题正日益成为制约芯片性能提升和应用扩展的关键因素. 尤其在以边缘计算为代表的新兴应用场景中, 受限于功耗预算、面积成本与实时性要求, 芯片设计面临更加严苛且多样化的约束条件. 在此背景下, 先进互补金属氧化物半导体 (Complementary Metal-Oxide-Semiconductor, CMOS) 芯片设计的优化重心正由以工艺演进为主, 转向以电路、架构与系统层面协同优化为核心的设计驱动路径. 本文围绕面向边缘计算的CMOS高能效芯片设计与优化问题, 系统综述了设计层面的关键技术与方法体系. 首先, 从后摩尔时代的技术背景出发, 分析了能效瓶颈的内在成因及其在低功耗场景下的表现特征. 随后, 按照电路层、架构层以及新兴计算范式的组织逻辑, 系统梳理了支撑高能效边缘计算的关键设计方法. 在此基础上, 结合人工智能推理、边缘智能与物联网以及通信与信号处理等典型边缘应用场景, 深入分析了不同应用约束下能效瓶颈的形成机理及相应的设计权衡策略. 最后, 本文总结了面向边缘计算的高能效CMOS芯片设计所面临的关键挑战, 并对未来发展趋势进行了展望, 旨在为后摩尔时代复杂应用约束下的高能效边缘计算芯片设计提供系统性的技术参考与思路借鉴.